2.3   Xilinx  Virtex 2.5V系列器件

6.  时钟分配

        由初级全局布线网络，提供高速、低偏移的时钟分配：

                                 全局时钟分配图

延迟锁相环（DLL_Delay Lock Loop）

DLL概念：插入不同的延迟，使输入和输出时钟的上升沿同步。保证时钟沿在器件内的所有地方同步。

DLL的功能：

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