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4.2.2文本设计输入方法 主要输入以VHDL、Verilog HDL、AHDL书写的文件。 VHDL—VHSIC Hardware Description Languge，已定为IEEE标准，特别适合大型或复杂的系统设计。 Verilog HDL—由Cadence公司开发的 HDL。为IEEE标准之一。 AHDL—Altera Hardware Description Language，特别适合描述复杂的组合逻辑、组运算、状态机和真值表。 下面以一个七段显示译码电路的VHDL设计文件为例： 1、建立新文件 选MAX+PLUS II\ Text Editor 选Text Editor file 保存文件名为：segment7.vhd(默认后缀：tdf) 确定项目名与当前文件同名
MAX+PLUS II 的New对话框
2、输入文本文件
7段显示器的译码电路
3、保存、检查项目文件 选 File\Project\Save & Check，可保存该设计文件，并对AHDL语言文本进行语法规则检查。 如有错误 → 弹出信息处理窗口 → 错误自动定位（Locate） → 返回编辑窗口改正错误。 4、创建默认符号 检查无错误后，选 File\Create Default Symbol，产生该译码电路的模块符号。该符号可在其它图形文件或高层文件中被调用。 符号如下：
5、关闭文本设计输入窗口
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