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4.3 设计项目的编译 5、 选择一种全局逻辑综合方式 选菜单：Assign\Global Project LogicSynthesis... 三种综合方式：FAST NORMAL WYS/WYG MAX器件多级综合：（FLEX器件自动有效） 全局信号设置
全局逻辑综合方式
6、FLEX 器件的进位/级联链 在Global Project Logic Synthesis 对话框内选择：Define Synthesis Style项 从下拉菜单内选择Auto 如综合方式是FAST，则该选项自动有效
进位/级联链选择
7、设置定时要求 可设定全局定时要求：传播延时、时钟到输出延时、建立时间、时钟频率。 选菜单：Assign\Global Project Timing Requirements
设置定时要求
8、 定时仿真器网表提取器(Timing SNF Extractor) 仿真器网表提取器（Timing SNF Extractor）在选择定时编译时即被打开。即选 Processing\Timing SNF Extractor。 编译器能产生一个二进制的仿真器网表文件（.snf），该文件包含了许多仿真、延时估计和定时分析所需的逻辑信息和时间信息。 .snf 用作MAX+PLUS Ⅱ仿真器和定时分析器的输入。 9、指定报告文件内容 选菜单：Processing\Report File Settings…
指定报告文件内容
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