例5：1/100 s 计时器设计

时钟产生模块(clkgen)的原理图：

clkgen的VHDL描述：

键输入模块(keyin)的时序图：

keyin 的VHDL描述：

控制模块(ctrl)的时序图：

控制模块的VHDL描述：

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